O varrimento de limites, tamb\u00e9m conhecido como JTAG (Joint Test Action Group), \u00e9 uma t\u00e9cnica de teste que envolve a integra\u00e7\u00e3o de c\u00e9lulas de registo de deslocamento, conhecidas como c\u00e9lulas de varrimento de limites, em cada liga\u00e7\u00e3o externa de dispositivos compat\u00edveis com o varrimento de limites. Estas c\u00e9lulas permitem o ensaio e a depura\u00e7\u00e3o de circuitos integrados (CI) e interliga\u00e7\u00f5es numa placa de circuito impresso.<\/p>\n\n\n\n
As c\u00e9lulas de varrimento limite s\u00e3o estrategicamente colocadas junto a cada pino de E\/S (Entrada\/Sa\u00edda) de um CI, formando uma cadeia de registos de desloca\u00e7\u00e3o que permite a transfer\u00eancia de dados entre dispositivos. Durante o funcionamento normal, as c\u00e9lulas de varrimento limite permanecem invis\u00edveis e n\u00e3o t\u00eam qualquer efeito no circuito. No entanto, quando o dispositivo est\u00e1 definido para o modo de teste, um fluxo de dados em s\u00e9rie, chamado vetor de teste, pode ser passado atrav\u00e9s da cadeia de registo de desloca\u00e7\u00e3o. Isto permite a captura de dados das linhas do circuito integrado ou a imposi\u00e7\u00e3o de dados nas mesmas, facilitando a realiza\u00e7\u00e3o de testes e an\u00e1lises abrangentes.<\/p>\n\n\n\n
Para controlar o dispositivo de varrimento de limites, \u00e9 utilizada uma Porta de Acesso de Teste (TAP) dedicada e um Controlador TAP. O Controlador TAP, uma m\u00e1quina de 16 estados, gere o Registo de Limites, que consiste nas c\u00e9lulas de varrimento de limites. Os sinais TAP, incluindo Test Data In (TDI), Test Data Out (TDO), Test Clock (TCK), Test Mode Select (TMS) e Test Reset (TRST) opcional, s\u00e3o utilizados para controlar o dispositivo de varrimento de limites e executar v\u00e1rias fun\u00e7\u00f5es de teste.<\/p>\n\n\n\n
A norma IEEE 1149.1 define a arquitetura e os procedimentos para o teste de varrimento de limites. Especifica tr\u00eas fun\u00e7\u00f5es de teste obrigat\u00f3rias: EXTEST, SAMPLE\/PRELOAD e BYPASS. Para al\u00e9m disso, a norma descreve fun\u00e7\u00f5es de teste opcionais, tais como INTEST, RUNBIST, IDCODE, CLAMP, HIGHZ e USERCODE. Os fabricantes tamb\u00e9m t\u00eam a flexibilidade de adicionar as suas pr\u00f3prias fun\u00e7\u00f5es de teste dentro das diretrizes da norma IEEE.<\/p>\n\n\n\n
O Boundary Scan, com a sua capacidade de testar e depurar ICs e interliga\u00e7\u00f5es complexas sem a necessidade de sondas de teste f\u00edsicas, \u00e9 uma t\u00e9cnica valiosa na ind\u00fastria de PCB. Fornece uma solu\u00e7\u00e3o de teste abrangente, particularmente nos casos em que o acesso f\u00edsico aos pinos \u00e9 um desafio devido a factores como densidades elevadas de componentes, dimens\u00f5es reduzidas e tecnologias avan\u00e7adas como BGA e SMT.<\/p>\n\n\n\n
A verifica\u00e7\u00e3o de limites \u00e9 uma tecnologia de teste que envolve a adi\u00e7\u00e3o de c\u00e9lulas extra nas liga\u00e7\u00f5es do sil\u00edcio aos pinos externos. Isto permite a verifica\u00e7\u00e3o da funcionalidade tanto do chip como da placa. Por outro lado, JTAG \u00e9 um acr\u00f3nimo de Joint Test Action Group, que se refere \u00e0 interface ou porta de acesso de teste utilizada para fins de comunica\u00e7\u00e3o.<\/p>\n<\/div><\/div>\n<\/div><\/div>\n\n\n\n
O registo de varrimento de fronteira serve para capturar dados nas c\u00e9lulas de varrimento de fronteira, o que envolve a monitoriza\u00e7\u00e3o dos pinos de entrada. Estes dados podem ser digitalizados para fora do dispositivo atrav\u00e9s do pino TDO para verifica\u00e7\u00e3o, e tamb\u00e9m podem ser digitalizados para dentro do dispositivo atrav\u00e9s do pino TDI. Ao faz\u00ea-lo, o testador \u00e9 capaz de verificar os dados nos pinos de sa\u00edda do dispositivo.<\/p>\n<\/div><\/div>\n<\/div><\/div>\n\n\n\n
JTAG, que significa Joint Test Action Group (Grupo de A\u00e7\u00e3o de Teste Conjunto), \u00e9 uma norma da ind\u00fastria utilizada para verificar projectos e testar placas de circuitos impressos ap\u00f3s o seu fabrico. \u00c9 uma ferramenta que complementa a simula\u00e7\u00e3o digital e implementa normas para instrumenta\u00e7\u00e3o no chip em automa\u00e7\u00e3o de design eletr\u00f3nico (EDA).<\/p>\n<\/div><\/div>\n<\/div><\/div>\n\n\n\n
Os dados de fronteira referem-se a um conjunto de valores de dados de ensaio localizados nos extremos de um determinado intervalo. Estes valores representam os limites superior e inferior do que \u00e9 esperado e devem ser aceites. Por outro lado, quaisquer valores que se situem fora destes limites, quer antes quer para al\u00e9m deles, devem ser rejeitados.<\/p>\n<\/div><\/div>\n<\/div><\/div>\n\n\n\n
A arquitetura de teste JTAG\/boundary-scan foi inicialmente concebida para testar as liga\u00e7\u00f5es entre circuitos integrados (CI) numa placa de circuito impresso (PCB) sem necessidade de sondas de teste f\u00edsicas. Isto \u00e9 conseguido atrav\u00e9s da liga\u00e7\u00e3o de c\u00e9lulas de controlo de limites, que s\u00e3o criadas utilizando circuitos multiplexer e latch, a cada pino do dispositivo.<\/p>\n<\/div><\/div>\n<\/div><\/div>\n\n\n\n
A utiliza\u00e7\u00e3o do JTAG para extra\u00e7\u00e3o de firmware oferece in\u00fameras vantagens. Em primeiro lugar, o JTAG \u00e9 um protocolo universalmente reconhecido e amplamente utilizado, o que significa que existe uma vasta gama de ferramentas e recursos acess\u00edveis para a sua utiliza\u00e7\u00e3o. Em segundo lugar, o JTAG permite o acesso direto \u00e0 mem\u00f3ria do dispositivo, evitando a necessidade de qualquer funcionalidade de software ou firmware.<\/p>\n<\/div><\/div>\n<\/div><\/div>\n\n\n\n
As vers\u00f5es ISO s\u00e3o essencialmente as mesmas que as vers\u00f5es RGH\/JTAG, mas est\u00e3o num formato diferente. Os ficheiros ISO cont\u00eam os ficheiros do jogo, enquanto as vers\u00f5es RGH\/JTAG est\u00e3o num formato diferente. Ontem, o Noobert estava a experimentar comprimir os ficheiros para um formato mais pequeno.<\/p>\n<\/div><\/div>\n<\/div><\/div>\n\n\n\n
Uma arquitetura de varrimento de limites \u00e9 um m\u00e9todo de teste normalizado que define as t\u00e9cnicas e a estrutura para resolver problemas de hardware em componentes como placas de circuito impresso (PCB) e circuitos integrados. Esta abordagem \u00e9 particularmente \u00fatil para testar PCBs complexas e densamente compactadas, uma vez que os testadores tradicionais no circuito podem n\u00e3o ser t\u00e3o eficazes nestes casos.<\/p>\n<\/div><\/div>\n<\/div><\/div>\n\n\n\n
O controlador TAP JTAG, de acordo com a norma IEEE-1149.1, \u00e9 uma m\u00e1quina de estado finito de 16 estados que \u00e9 controlada pelo rel\u00f3gio de teste (TCK) e pelos sinais de sele\u00e7\u00e3o do modo de teste (TMS). As transi\u00e7\u00f5es do controlador TAP s\u00e3o determinadas pelo estado do TMS no bordo ascendente do TCK.<\/p>\n<\/div><\/div>\n<\/div><\/div>\n\n\n\n
O protocolo JTAG, tamb\u00e9m conhecido como IEEE 1149.1, foi inicialmente desenvolvido para simplificar os testes de interconectividade de PCB durante o processo de fabrico.<\/p>\n<\/div><\/div>\n<\/div><\/div>\n\n\n\n
O JTAG \u00e9 uma interface de hardware que foi criada pelo Joint Test Access Group na d\u00e9cada de 1980 para ultrapassar as dificuldades t\u00e9cnicas e as restri\u00e7\u00f5es do teste de interliga\u00e7\u00f5es nas placas de circuito impresso (PCB) mais complexas e compactas.<\/p>\n<\/div><\/div>\n<\/div><\/div>\n<\/div><\/div>","protected":false},"excerpt":{"rendered":"
O que \u00e9 o Boundary Scan<\/p>\n
A varredura de limites, tamb\u00e9m conhecida como JTAG (Joint Test Action Group), \u00e9 uma t\u00e9cnica de teste que envolve a integra\u00e7\u00e3o de c\u00e9lulas de trava de registro de deslocamento, conhecidas como c\u00e9lulas de varredura de limites, em cada conex\u00e3o externa de dispositivos compat\u00edveis com varredura de limites.<\/p>","protected":false},"author":1,"featured_media":4750,"comment_status":"open","ping_status":"open","sticky":false,"template":"","format":"standard","meta":{"article_term":"","article_term_alternate":"","article_term_def":"","article_hook":"","auto_links":"","article_topic":"","article_fact_check":"","mt_social_share":"","mt_content_meta":"","mt_glossary_display":"","glossary_heading":"","glossary":"Boundary Scan","glossary_alter":"","glossary_def":"","article_task":"","footnotes":""},"categories":[15],"tags":[13,14],"class_list":["post-7462","post","type-post","status-publish","format-standard","has-post-thumbnail","hentry","category-glossary","tag-glossary","tag-ng"],"_links":{"self":[{"href":"https:\/\/www.besterpcba.com\/pt\/wp-json\/wp\/v2\/posts\/7462","targetHints":{"allow":["GET"]}}],"collection":[{"href":"https:\/\/www.besterpcba.com\/pt\/wp-json\/wp\/v2\/posts"}],"about":[{"href":"https:\/\/www.besterpcba.com\/pt\/wp-json\/wp\/v2\/types\/post"}],"author":[{"embeddable":true,"href":"https:\/\/www.besterpcba.com\/pt\/wp-json\/wp\/v2\/users\/1"}],"replies":[{"embeddable":true,"href":"https:\/\/www.besterpcba.com\/pt\/wp-json\/wp\/v2\/comments?post=7462"}],"version-history":[{"count":1,"href":"https:\/\/www.besterpcba.com\/pt\/wp-json\/wp\/v2\/posts\/7462\/revisions"}],"predecessor-version":[{"id":8754,"href":"https:\/\/www.besterpcba.com\/pt\/wp-json\/wp\/v2\/posts\/7462\/revisions\/8754"}],"wp:featuredmedia":[{"embeddable":true,"href":"https:\/\/www.besterpcba.com\/pt\/wp-json\/wp\/v2\/media\/4750"}],"wp:attachment":[{"href":"https:\/\/www.besterpcba.com\/pt\/wp-json\/wp\/v2\/media?parent=7462"}],"wp:term":[{"taxonomy":"category","embeddable":true,"href":"https:\/\/www.besterpcba.com\/pt\/wp-json\/wp\/v2\/categories?post=7462"},{"taxonomy":"post_tag","embeddable":true,"href":"https:\/\/www.besterpcba.com\/pt\/wp-json\/wp\/v2\/tags?post=7462"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}