페이백을 실현하는 테스트 범위: 벤더리 스캔 플러스 벡터 없는 전체 ICT 대비 낮은 시험 수

보드 배송 전 제조 결함을 잡아내야 한다는 압박은 협상할 수 없다. 중요한 시스템에서 한 개의 결함이 누락되면, 그것을 잡아낼 테스트 비용보다 훨씬 더 비용이 많이 든다. 이러한 현실은 많은 엔지니어링 팀을 ICT를 기본으로 하는 방법으로 이끈다. ICT는 거의 모든 노드에 접근할 수 있는 포괄적인 방식으로 오랜 기간 동안 표준으로 여겨져 왔다. 대량 생산 시, 이 투자는 합리적이다; 고정 비용인 고정 장치 엔지니어링과 테스트 장비는 수천 개의 유닛에 걸쳐 amortized되고, 단위당 부담이 무시할 정도로 낮아진다.

하지만 생산량이 감소하면 경제성은 뒤바뀐다. 몇 백 개 미만의 생산에서는 ICT의 강점이 오히려 단점이 된다. 각 보드 디자인에 필요한 맞춤형 고정 장치는 높은 고정 엔지니어링 비용을 부담하며, 규모에 맞지 않는다. 리드 타임은 장치 설계, 제작, 디버깅에 따라 늘어난다. 신제품 도입 과정에서 디자인 반복은 고정 장치를 무효화하며, 다시 시작해야 한다. Bester PCB의 경우, 수백 개 프로젝트에서 이 수학적 계산이 어떻게 작동하는지 지켜봤다. 200~300개 미만의 생산량에서는 전체 ICT가 거의 효과를 내지 못한다.

대안은 엄격한 테스트를 포기하는 것이 아니라, 벡터리스 테스트, 경계 스캔, 기능 테스트에 기반한 더 간단하고 빠른 전략으로 고정 장치 의존 방식을 대체하는 것이다. 이 조합은 유사한 결함 커버리지를 제공하면서, 고정 장치 병목 현상을 제거하고, 결함 발견 시 더 빠른 디버그 루프를 제공한다. 이러한 변화는 이념적이기보다는 실용적이다; 이것은 ICT가 저용량, 민첩한 생산에서 야기하는 수학적, 기계적 마찰에 대한 실질적인 대응이다.

ICT 가정과 그것이 깨지는 지점

순간회로 테스트는 고용량, 안정적인 설계 시대에 업계 표준이 되었다. 이 모델은 간단했다: 맞춤형 테스트 장치와 정교한 테스터에 큰 투자를 먼저 하고, 그 투자를 수만 개의 동일한 유닛에 걸쳐 활용하는 것이다. 유닛당 테스트 시간이 초 단위로 측정될 때, 고정 비용을 감안하면 보드의 한계 비용은 사실상 제로에 가깝다. 동일 SKU의 50,000개 유닛을 생산하는 소비자 전자 제품 제조업체에게 이 수학적 계산은 흔들림이 없다.

그 생산 모델은 깨졌다. 현대 전자 제조는 점점 높은 혼합도와 낮은 볼륨을 갖는 시장을 목적으로 하고 있다. 제품의 수명 주기는 짧아지고, 설계 반복이 더 잦아지며, 커스터마이제이션이 경쟁 우위가 된다. 한 회사는 하나의 변형을 150개 생산하고, 설계를 반복한 후 다음 버전을 200개 생산할 수 있다. 더 이상 단일 고정 장치가 수천 개의 동일한 보드를 테스트할 것이라는 가정은 무너지기 시작했다. 높은 볼륨에서 무시할 수 있었던 고정 비용이 몇 백 개로 나누어질 때에는 부담이 될 수 있다.

모델이 무너지기 시작하는 지점은 ICT 인프라의 총 비용이 대체 전략의 위험 조정 비용을 초과하는 지점이다. 그 임계치는 임의적이지 않다. 이는 고정 장치 비용, 엔지니어링 시간, 생산 리드 타임, 그리고 고정 장치가 필요 없는 방법으로 달성 가능한 커버리지를 함수로 하는 것이다. 대부분의 보드 설계에서, 그 임계치는 200에서 300 유닛 사이에 있다.

순간회로 테스트의 고정 비용 함정

이 유셋이 ICT의 가장 눈에 띄는 비용이지만, 진정한 경제적 부담은 훨씬 더 폭넓다. 맞춤형 ICT 유셋은 판매용 제품이 아니라, 특정 보드 레이아웃에 맞게 설계된 공학적 산물이다. 설계 과정에서는 보드의 넷리스트와 부품 배치를 스프링이 장착된 테스트 프로브와 결합된 기계적 구조로 변환해야 하며, 이는 각각의 테스트 포인트에 서브밀리미터 정밀도로 정렬되어야 한다. 유셋은 부품 허용오차, 보드 휨, 프로브 마모를 감안해야 하며, 이후 검증과 디버깅 과정을 거치는 데, 이 과정에서 종종 프로브 접근성이나 신호 품질에 예상치 못한 문제가 드러나기도 한다.

유셋 공학 비용 및 리드 타임

적당히 복잡한 고정장치의 엔지니어링 비용은 일반적으로 8,000원에서 15,000원 사이입니다. 고밀도 보드에 미세 피치 부품이나 제한된 테스트 포인트 접근이 필요한 경우 이 수치는 25,000원 이상으로 올라갈 수 있습니다. 이는 보드를 ICT 장비에 연결하는 데 필요한 맞춤형 기계 및 전기 인터페이스 비용일 뿐이며, 테스터 자체의 자본 비용과는 별개입니다.

리드 타임도 매우 중요합니다. 보드 설계가 최종 확정된 순간부터 고정장치 설계와 제작은 보통 2주에서 4주가 걸리며, 복잡한 설계의 경우 6주까지 걸릴 수 있습니다. 이 기간 동안 생산은 멈춥니다. 보드는 조립될 수 있지만 테스트할 수는 없습니다. 재고로 대기하는 동안, 만약 이 기간 동안 설계가 변경된다면—신제품 도입 시 흔히 일어나는 일—고정장치는 수정되거나 폐기되어야 합니다. 시간이 다시 시작됩니다.

저용량 생산의 손익분기점

경제적 함정은 고정장치 비용을 단위 수로 나누었을 때 명확해집니다. 100개 생산에 12,000원인 고정장치는 각 보드에 120원의 부담을 더합니다. 500개 주문인 경우, 재료비가 500원인 보드에 24%의 테스트 오버헤드가 발생합니다. ICT 공정이 빠르더라도 경제성은 낮습니다. 동일한 고정장치를 500단위에 amortize하면 단위당 비용은 24원으로 떨어지며, 이는 훨씬 수용 가능한 5% 오버헤드입니다. 차이는 순수하게 볼륨에 따른 것입니다.

손익분기점은 ICT의 총 비용—엔지니어링, 셋업, 리드 타임의 기회비용 포함—이 고정장치 없는 대안의 비용과 같아지는 지점입니다. 바운더리 스캔, 벡터리스 테스트, 린 기능 테스트를 조합하는 전략은 인프라 비용이 훨씬 낮습니다. 바운더리 스캔은 고정장치가 필요 없으며, 벡터리스 테스트는 기계적 접촉 없이 작동하는 재사용 가능한 센서를 사용합니다. 어떤 기능 테스트 고정장치도 보드별 아티팩트가 아니라 일반적이고 최소한으로 제작됩니다.

생산량이 200개 미만인 경우 ICT의 경제성은 붕괴됩니다. 300개 미만에서는 경우가 한계적이고, 보드의 복잡성에 따라 달라집니다. 안정적이고 반복적이지 않은 설계의 경우, 300개 이상에서야 ICT가 다시 명확한 경제적 의미를 갖기 시작합니다.

경계 스캔과 벡터리스 테스트가 실제로 무엇인지

Fixture 기반 테스트의 대안은 엄격함의 타협이 아니라 기존 설계 인프라와 비접촉 측정을 활용하는 방법으로 전환하는 것입니다. 이러한 도구들은 회로기판 밀도 증가와 물리적 테스트 포인트 접근성 축소라는 ICT를 약화시키는 동일한 추세를 해결하기 위해 개발되었습니다.

바운더리 스캔은 IEEE 1149.1 표준(일반적으로 JTAG라고 알려짐)에 공식화되어 있으며, 테스트 로직을 보드의 통합 회로에 직접 내장합니다. 호환 칩에는 입력 및 출력 핀에 체인이 연결되어 있습니다. 테스트 시, 간단한 4선 인터페이스가 이 체인에 패턴을 전송하여 보드의 넷 위의 논리 상태를 제어합니다. 결과 상태는 포착되고 전송되어 분석에 사용되며, 작동과 신호를 물리적 접촉 없이 제어하고 관찰할 수 있게 합니다. 이 비침습적 방법은 단락, 오픈, 스턱-앳 결함 등을 효과적으로 검출하는 데 매우 뛰어납니다.

벡터리스 테스트는 축전기 및 인덕티브 측정을 통해 전체 보드의 결함을 감지하는 보조 기법입니다. 보드 근처에 위치한 센서 배열은 조립된 부품과 트레이스의 전자기적 신호를 측정합니다. 쇼트는 측정 가능한 축전 커플링을 생성하며, 오픈은 특징적인 임피던스 변화를 보여줍니다. 이 방법은 빠르고 비접촉식이며, 부품 존재, 극성, 대략적인 값을 유추할 수 있어 누락 부품, 역방향 다이오드, 브릿지 트레이스와 같은 대형 제조 결함을 잡아내는 데 유효합니다.

커버리지 비교: 절충 이면의 수치

ICT를 포기하는 주된 반대 이유는 커버리지입니다. ICT는 원칙적으로 충분한 테스트 포인트를 통해 보드의 모든 노드에 접근할 수 있지만, 대안이 열등하다는 주장은 불완전합니다. 핵심 문제는 이들이 실제 발생하는 결함을 잡을 수 있는 충분한 커버리지를 달성하는지, 그리고 집중된 기능 테스트가 나머지 간극을 메울 수 있는지 여부입니다.

경계 스캔이 다루는 범위

경계 스캔 커버리지는 보드상의 부품 중 JTAG 표준을 준수하는 부품의 수에 따라 달라집니다. 디지털 로직이 주를 이루는 보드(마이크로프로세서, FPGA, 메모리)의 경우 커버리지가 넓습니다. 스캔 체인은 이들 장치 간의 인터커넥트를 테스트할 수 있으며, 단락, 개방, 스턱-앳 결함에 대해 95% 이상 높은 결함 감지율을 보입니다. 80%의 부품이 표준을 준수하는 보드는 대략 70%에서 85%의 순수 커버리지를 달성할 수 있습니다. 아날로그 섹션, 디스크리트 부품, 레거시 부품은 이 방법으로 파악할 수 없습니다. 그러나 디지털이 많은 설계의 경우, 경계 스캔만으로도 대부분의 조립 결함이 발생하는 인터커넥트 계층에 대해 ICT와 유사한 수준의 커버리지를 제공합니다.

무VECTOR리스 테스트가 더하는 것

벡터 없는 테스트는 경계 스캔이 놓치는 간극을 메우며, 특히 패시브 부품과 전체 조립 결함에 대해 효과적입니다. 캐패시터 측정은 누락된 저항기, 잘못된 커패시터 값, 역방향 다이오드를 감지할 수 있습니다. ICT의 직접 측정보다 덜 정밀하지만, 가장 흔한 오류인 잘못된 부품, 누락된 부품, 또는 심각한 정렬 오류를 효과적으로 검증하는 방법입니다. 이는 전체 결함 범위에 추가로 10%에서 20%를 더하며, 경계 스캔이 볼 수 없는 부품에 대한 비접촉 검증 층을 제공합니다.

나머지 간극과 린 기능 테스트로 그것을 좁히는 방법

바운더리 스캔과 벡터리스 테스트의 결합은 여전히 기능적 검증과 아날로그 성능에 간극을 남깁니다. 부품이 존재하며 올바르게 연결되었더라도 규격에 맞게 작동하지 않을 수 있습니다. 전원 공급은 전압을 공급하지만 과도한 리플이 있을 수 있습니다. 여기서 린 기능 회로 테스트(FCT)가 역할을 합니다. 전체 ICT와 달리, 린 FCT는 현실적인 조건에서 보드가 의도된 기능을 수행하는지 검증합니다. 전원을 공급하고, 입력을 자극하며, 출력을 측정합니다. 모터 컨트롤러의 경우 PWM 신호 생성을 검증할 수 있고, 통신 보드의 경우 오류 없는 데이터 전송을 확인할 수 있습니다. 이 기능 테스트는 구조적 테스트를 보완하며, 다른 방법들이 볼 수 없는 결함을 잡아냅니다.

이 세 가지 방법을 결합하면 보통 85%에서 95%의 결함 커버리지를 달성합니다. 이는 100%는 아니지만, ICT도 실무에서는 마찬가지입니다. 테스트 포인트 한계와 프로브의 마모로 인해 현실 세계의 ICT 커버리지는 이론적 최대치를 밑돌는 경우가 많습니다. 커버리지 차이는 비용과 리드 타임의 페널티보다 훨씬 적습니다.

디버그 루프의 이점

테스트 커버리지만이 가치 공식의 절반에 불과하며, 나머지 절반은 결함 격리의 속도와 정밀도입니다. 결함을 발견하는 테스트가 근본 원인을 파악하기 어려운 모호한 진단을 제공한다면, 원인 발견에 더 많은 시간과 비용이 들게 됩니다.

ICT는 결함을 신속하게 표시하는 데 뛰어나지만, 진단은 매우 애매할 수 있습니다. 예를 들어, 테스터는 노드 47이 접지 단자와 단락되었다고 보고할 수 있지만, 그 이유나 위치는 설명하지 않습니다. 기술자는 회로도를 추적하고, 넷을 찾으며, 밀집된 다층 보드에서 수시간 걸리는 육안 검사를 수행해야 할 수도 있습니다.

경계 스캔 진단은 근본적으로 다릅니다. 스캔 체인이 부품에 내장되어 있기 때문에, 테스트는 결함을 특정 핀과 장치로 고립시킵니다. 두 네트 간의 단락은 관련된 정확한 장치 핀으로 식별되어 검색 범위를 몇 평방 밀리미터로 좁힙니다. 오픈은 특정 구동기와 수신기 페어 간에서 감지됩니다. 진단 출력은 결함 코드가 아니라 매핑입니다. 이 정밀성 덕분에 ICT 데이터를 사용하여 디버깅에 한 시간이 걸리던 결함도 종종 10~20분 만에 해결할 수 있습니다. 일반적인 결함률을 가진 100개 유닛 생산에서 누적 디버깅 시간 절약은 10시간 이상일 수 있습니다.

리드 타임과 유연성: 숨겨진 가치

저용량에 대한 ICT의 경제적 논거는 강력하지만, 리드 타임 페널티도 상당히 큽니다. 2~4주간의 장비 공정은 설계 동결과 테스트 준비 사이에 의무적인 지연을 부과합니다. 시장 출시가 중요한 신제품 도입의 경우, 이 지연은 종종 받아들여지지 않습니다.

경계 스캔과 벡터리스 테스트는 이 지연을 제거합니다. 테스트 설정은 수 시간 또는 며칠 만에 구성할 수 있어, 보드가 조립에서 테스트, 배송으로 연속적으로 이동할 수 있게 합니다. 이러한 유연성은 설계 반복 시 매우 중요합니다. 초기 프로토타입이 문제를 드러내어 보드 레이아웃 변경이 필요할 수 있습니다. ICT를 사용할 경우, 매 수정은 새 또는 재작업된 고정을 요구하며, 비용과 리드 타임이 다시 발생합니다. 네트 리스트에서 생성된 경계 스캔 테스트 패턴은 설계 변경에 따라 자동으로 업데이트됩니다. 이는 반복 개발을 지원하는 테스트 전략을 만들어 냅니다.

아직도 ICT를 선택하는 시기

하지만 저용량 ICT에 대한 반대는 절대적이지 않습니다. 특정 설계와 생산 환경은 여전히 투자를 정당화합니다.

고밀도 아날로그 또는 RF 섹션이 있는 보드는 순수한 고정장치 전략의 부적합 후보입니다. 아날로그 구성요소는 경계 스캔 로직이 없고, 이득이나 위상 노이즈와 같은 중요한 성능 특성은 구조적으로 검증할 수 없습니다. 아날로그 또는 RF 회로가 보드 기능의 40% 이상을 차지하는 경우, ICT의 정당성은 크게 강화됩니다.

의료, 우주항공, 자동차 산업과 같이 규제에 의해 구체적인 테스트 범위나 방법이 강제되는 규제 기반 산업에서는, 만약 규제 표준이 인서킷 테스트 또는 이와 동등한 노드 레벨 접근을 요구한다면, 대체 전략으로 충분하지 않을 수 있습니다. 여기서 ICT 비용은 시장 진입의 필수 비용입니다.

마지막으로, 초대량 생산으로의 명확하고 확고한 경로는 수학을 바꿉니다. 초기 150개 유닛 생산이 6개월 내에 1,000개 유닛으로 확장될 것으로 예상된다면, 고정장치 비용은 예상 전체 물량에 걸쳐 분산됩니다. 이는 높은 신뢰성과 안정적인 설계가 필요하지만, 선행 투자를 가치 있게 만들 수 있습니다.

대체 테스트 전략 구축

ICT를 대체하는 것은 간단한 교체가 아니며, 오히려 테스트 아키텍처를 계층화된 전략으로 재구성하는 것으로, 각 계층은 다른 계층이 놓칠 수 있는 결함을 잡아냅니다.

이 프로세스는 순차적이어야 합니다. 첫 번째 계층은 경계 스캔으로, 빠르게 작동하며 모든 규격 장치에서 디지털 부분의 인터커넥트 결함을 잡아냅니다. 실패한 보드는 즉시 재작업 대상이 되어, 이후 전원 공급 시 치명적 실패를 방지할 수 있습니다. 두 번째 계층은 벡터리스 테스트로, 보드 전체를 대상으로 소손거나 잘못된 수동 부품, 대형 단락, 극성 오류 등을 감지합니다. 이는 스캔 체인에 보이지 않는 구성요소와 네트에 대해서도 적용됩니다.

세 번째이자 마지막 계층은 집중된 기능 테스트입니다. 이미 구조적 결함이 필터링된 후, 보드를 전원을 켜서 데이터 수집 보드의 ADC 정밀도 또는 전원 공급 장치의 부하 조절 등, 중요한 기능을 실제 작동 조건에서 검증합니다. 이 순서는 치명적 결함을 조기에 잡아내고 비파괴적으로 처리하여, 보다 복잡한 기능 실패에 대한 디버깅 시간을 최소화합니다.

복잡한 하이브리드 설계—예를 들어 밀집된 디지털 코어와 아날로그 신호 조절이 결합된 경우—하이브리드 전략이 최선일 수 있습니다. 일부 ICT 픽스처는 중요한 아날로그 섹션만을 검증하도록 설계할 수 있으며, 디지털 부분은 경계 스캔에 맡깁니다. 부분 고정장치의 경제성은 비용과 리드 타임을 절감하면서 전체 설계에 필요한 커버리지를 제공하는 데 유리합니다.